第一章　CPLD數位電路發展系統簡介1-31-1　數位電路1-41-2　實驗器1-61-3　軟體1-20第二章　簡易發展數位電路使用入門2-12-1　安裝2-22-1-1　軟體安裝2-22-1-2　硬體安裝2-22-2　實驗一簡單的設計2-22-3　結構位元載入及檔案管理2-12第三章　簡易發展數位電路基本實驗3-13-1　實驗二　二對四解碼器(decode24.gdf)3-23-2　實驗三　四輸入選擇器(seld4.gdf)3-63-3　實驗四　邏輯運算單元LU(lu.gdf)3-83-4　實驗五　算術運算單元全加器(fadd.gdf)3-143-5　實驗六　四位元加法器(4fadd.gdf)3-163-6　實驗七　八位元加法器(8fadd.gdf)3-193-7　實驗八　算術邏輯運算單元ALU(alu.gdf)3-203-8　實驗九　4位元算術邏輯運算單元ALU(alu4.gdf)3-243-9　實驗十　74181×2之八位元算術邏輯單元ALU3-26第四章　以硬體描述語言HDL作數位電路設計與發展4-14-1　AHDL之基本語言：4-24-2　HDL程式語編寫例一：使用數值作解碼之變數設定VAR[N..0]4-34-2-1　實驗十一　16位元解碼器4-54-3　邏輯語法之編寫及組譯4-64-4　HDL語編寫例二：使用布林表示式及等式作組合邏輯設計4-74-4-1　邏輯多位元群(GROUP)之定義4-84-4-2　邏輯多位元群(GROUP)之應用例4-104-4-3　條件之聲明判斷(IF﹐ELSIF﹐ELSE﹐THEN﹐CASE﹐WHEN)應用例4-134-4-4　真值表TABLE原設值DEFAULTS指令作解碼之應用例4-23第五章　時序邏輯電路之設計發展5-15-1　RS正反器(Flip/Fiop)5-25-1-1　實驗二十一　致能控制之R-S正反器5-45-1-2　實驗二十二　D型正反器5-85-1-3　實驗二十三　D型邊緣觸發正反器5-125-1-4　實驗二十四　JK正反器5-185-1-5　實驗二十五　邊緣觸發式JK正反器5-215-1-6　實驗二十六　JK主次M/S正反器5-245-1-7　實驗二十七　另一種JK主次M/S正反器5-265-2　正反器之應用5-295-2-1　實驗二十八　8位元2位數資料栓鎖解碼驅動顯示5-315-3　以HDL語法編寫正反器5-335-3-1　以HDL之VARIABLE﹐FUNCTION﹐RETURNS指令編寫5-355-3-2　實驗二十九　HDL之八位元資料抓取控制實驗5-365-3-3　實驗三十　HDL之八位元資料抓取及解碼顯示實驗5-375-4　BIDR埠TRI﹐OPNDRN閘之應用作RAM實驗5-395-4-1　實驗三十一　D型正反器作RAM實驗5-42第六章　計數器及其應用控制6-16-1　計數器6-26-1-1　多位元串聯計數器6-26-1-2　實驗三十二　多位元串聯計數器6-76-1-3　實驗三十三　多位元串聯上下計數器6-106-1-4　實驗三十四　多位元串聯上下計數器6-126-1-5　多位元串聯上下計數器之速度時序分析6-126-2　並聯同步計數器6-146-2-1　實驗三十五　八位元並聯同步計數器6-166-2-2　HDL之八位元並聯同步計數器6-186-2-3　多位元含清除致能之同步計數器6-196-2-4　實驗三十六　多位元含清除致能之同步計數器6-216-2-5　HDL之多位元含清除致能之同步計數器6-226-2-6　多位元含載入之上下計數器6-276-2-7　HDL描述多位元含載入之上下計數器6-376-2-8　實驗三十七　多位元N數含同步清除之計數器6-406-2-9　實驗三十八　多位元含載入之上下計數器6-416-2-10　實驗三十九　HDL之多位元含載入之上下計數器6-416-3　N模數計數器6-426-3-1　串並聯脈衝非同步N模數計數器6-466-3-2　ALTERA公司提供之各種計數器6-516-3-3　HDL描述N模數計數器6-566-3-4　實驗四十　N模數計數器6-596-3-5　實驗四十一　N模數計數器及七段解碼顯示6-606-3-6　多位數N模數計數器及並列解碼顯示器6-626-3-7　實驗四十二　多位數N模數計數器及並列解碼顯示器6-656-3-8　四位數多工掃描解碼七段LED顯示計數器6-666-3-9　實驗四十三　四位數多工掃描七段LED顯示計數器6-686-3-10　多位數計數及栓鎖多工掃描七段LED顯示計數器6-706-3-11　專題製作：實驗四十四　掃描顯示計頻儀6-736-4　環計數器(JOHSON)6-806-4-1　N模數環計數器6-846-4-2　實驗四十五　N模數環計數器6-85第七章　數位分割比率倍率器及移位暫存器7-17-1　數位分割比率倍率器(DigitalFractionalRateMultipliers)7-27-1-1　數位分割比率倍率器TTL模組電路7-57-2　多位數之數位分割比率倍率器電路7-127-2-1　實驗四十六　多位數之數位分割比率倍率器電路7-137-3　使用類加器之數位比率倍率合成器7-157-3-1　實驗四十七　多位數之數位比率頻率合成器電路7-207-4　移位暫存器及其應用7-227-4-1　實驗四十八　移位暫存器及其應用7-277-5　移位暫存器加法器之綜合應用乘法器7-287-5-1　另一種快速查表之乘法器7-367-5-2　實驗四十九　加法器之綜合應用乘法器實驗7-38第八章　PLD(PALGAL)之硬體架構及邏輯化簡和其應用8-18-1　PLD之基本架構及應用8-28-2　SOP及POS之組合化簡和卡諾圖化簡8-108-3　PAL﹐GAL及其它進階之PLD結構8-188-4　PAL﹐GAL及其它進階PLD之燒錄結構電路8-288-5　PAL﹐GAL之應用例8-348-5-1　實驗五十　PAL16L8之PC解碼控制實驗8-418-5-2　PAL16L8之七段LED顯示解碼控制8-418-5-3　實驗五十一　PAL16L8七段LED顯示解碼控制實驗8-528-5-4　PAL16R8電子骰子控制器8-538-5-5　實驗五十二　PAL16R8二位數之電子骰子控制實驗8-648-6　使用類同ALTERA之VHDL語法作PAL　GAL組譯8-658-6-1　使用CYPRESS之VHDL語法作GAL編輯及組譯8-658-6-2　使用CYPRESS之VHDL語法作步進馬達編輯及組譯8-708-6-3　實驗五十三　GAL16V8三種步進馬達運轉控制　　　實驗8-87附錄一　MAX+PLUS2相關AHDL之使用輔助說明附1-1附錄二　SN-PLDE軟體安裝程序說明附2-12-1

第一章　CPLD數位電路發展系統簡介1-31-1　數位電路1-41-2　實驗器1-61-3　軟體1-20第二章　簡易發展數位電路使用入門2-12-1　安裝2-22-1-1　軟體安裝2-22-1-2　硬體安裝2-22-2　實驗一簡單的設計2-22-3　結構位元載入及檔案管理2-12第三章　簡易發展數位電路基本實驗3-13-1　實驗二　二對四解碼器(decode24.gdf)3-23-2　實驗三　四輸入選擇器(seld4.gdf)3-63-3　實驗四　邏輯運算單元LU(lu.gdf)3-83-4　實驗五　算術運算單元全加器(fadd.gdf)3-143-5　實驗六　四位元加法器(4fadd.gdf)3-163-6　實驗七　八位元加法器(8fadd.gdf)3-193-7　...