半導體製造與工程創新︰從奈米工藝到異質整合，掌握晶圓製程、微影控制與新世代封裝的技術核心（新書、二手書、電子書）

Name: 半導體製造與工程創新︰從奈米工藝到異質整合，掌握晶圓製程、微影控制與新世代封裝的技術核心
Brand: 機曜文化
SKU: 11101079505
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作者：溫德通

出版日期2025-12-10

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製程原理×尖端技術×產業動能……
深入解析積體電路製程、工程整合與智慧製造的全方位發展

▎積體電路的發展與重要性
　　本書首先介紹積體電路（IC, Integrated Circuit）的發展歷程與現代科技中的關鍵角色。作者指出，IC技術自二十世紀中期問世以來，已成為電子產業的核心基石。隨著半導體製程從微米邁向奈米級別，晶片的運算速度與能效大幅提升，推動了電腦、通訊、消費電子、汽車電子以及人工智慧等產業的蓬勃發展。本章除回顧歷史，也分析IC產業的價值鏈結構，包括設計、製造、封裝與測試等階段，強調製造工藝在整體系統中的關鍵地位。

▎積體電路製造工藝流程
　　第二部分詳細闡述積體電路從矽晶圓到成品晶片的製程步驟。內容涵蓋晶圓製造的各階段，包括氧化、光蝕刻、離子佈植、薄膜沉積、蝕刻與金屬化等核心技術。作者以清晰的圖表與實例，說明每一製程的原理、所用設備及其對元件性能的影響。例如，在光蝕刻中，曝光解析度與光阻材料選擇將直接影響線寬控制；而在離子佈植階段，能量與劑量設定則決定晶體管閘極特性。書中亦強調潔淨室環境的重要性，指出奈米級製程對溫度、濕度與顆粒控制的嚴苛要求。

▎先進製程技術與工程應用
　　第三部分聚焦於先進製程與工程應用。隨著摩爾定律逐漸逼近物理極限，作者探討了多項新興技術的導入，包括極紫外光（EUV）微影技術、FinFET三維電晶體結構、低介電常數材料以及晶圓級封裝（WLP）與系統級封裝（SiP）技術。此外，書中深入分析了這些新技術在製程整合與良率管理上的挑戰，例如EUV光罩缺陷修正、電晶體閘極漏電問題與封裝散熱管理。最後，作者也探討積體電路在人工智慧晶片、高效能運算（HPC）、車用電子及物聯網中的實際應用，突顯IC製造對未來產業發展的深遠影響。

▎產業趨勢與未來展望
　　最後一部分分析全球半導體產業的發展趨勢與前瞻議題。作者指出，地緣政治、供應鏈重組與綠色製造正深刻影響IC產業格局。隨著晶片需求持續攀升，各國紛紛投入晶圓廠建設，形成技術與資本密集的競爭態勢。書中也提及智慧製造與自動化在晶片工廠中的應用，如AI驅動的製程控制與大數據分析，有助於提升良率與降低成本。作者以宏觀視角預測，未來IC製造將邁向異質整合與節能設計的方向，並成為推動數位化與永續發展的核心技術。

【本書特色】：
本書以深入淺出的方式，系統介紹積體電路從材料、製程到應用的完整流程，兼具理論深度與實務廣度。書中結合最新製程技術，如EUV微影、FinFET結構與晶圓級封裝，並探討AI與智慧製造在半導體產線的應用。內容結構嚴謹、圖表豐富，能幫助讀者快速理解IC製造關鍵技術與產業發展趨勢，是兼具學術價值與產業實用性的專業參考書。

作者簡介：

溫德通，IC高級設計工程師。負責工藝製程整合、積體電路工藝製成、元件、閂鎖效應和ESD電路設計等方面的工作。

章節試閱

第1章　技術背景

1.1　 CMOS製程技術的崛起與發展

　　本章主要介紹積體電路是如何從雙極性工藝技術一步一步發展到CMOS工藝技術，以及為了適應不斷變化的應用需求發展出的特色工藝技術。

　　首先從雙極性工藝技術發展到PMOS工藝技術，再到NMOS工藝技術，但是無論是雙極性工藝技術和NMOS工藝技術都遇到了功耗問題，最後引出低功耗的CMOS工藝技術，CMOS工藝技術是目前工藝技術的主流。但是CMOS工藝技術沒有辦法滿足不斷變化的應用需求，所以發展出如BiCOMS、BCD和HV-CMOS等特色工藝技術。

　　另外還介紹了MOS積體電路的發展歷史，以及MOS電晶體的發展和面臨的挑戰，也就是MOS電晶體按比例縮小的過程中遇到的問題和出現的新技術，為引出下一章先進工藝技術打下基礎。

1.1.1　雙極性工藝製程技術簡介[1～2]

　　雙極性工藝製程技術是最早出現的積體電路工藝製程技術，也是最早應用於實際生產的積體電路工藝製程技術。隨著微電子工藝製程技術的不斷發展，工藝製程技術日趨先進，其後又出現了PMOS、NMOS、CMOS、BiCMOS和BCD等工藝製程技術。

　　1947年，第一個點接觸型電晶體在貝爾實驗室誕生，它的發明者是Bardeen、Shockley和Brattain。1949年，貝爾實驗室的Shockley提出pn接面和雙極性電晶體理論。1951年，貝爾實驗室製造出第一個鍺雙極性電晶體，1956年，德州儀器製造出第一個矽雙極性電晶體，1970年，矽平面工藝製程技術成熟，雙極性電晶體開始大批次生產。

　　雙極性工藝製程技術大致可分為兩大類：一類是需要在裝置之間製備電隔離區的雙極性工藝製程技術，採用的隔離技術主要有pn接面隔離、全介質隔離以及pn接面—介質混合隔離等。採用這種工藝製程技術的雙極性積體電路，如TTL（Transistor Transistor Logic，電晶體—電晶體邏輯）電路、線性／ECL（Emitter Couple Logic，射極耦合邏輯）電路和STTL（Schottky Transistor Transistor Logic，肖特基電晶體—電晶體邏輯）電路等；另一類是裝置之間自然隔離的雙極性工藝製程技術，I2L（Integrated Injection Logic，積體注入邏輯）電路採用了這種工藝製程技術。圖1-1所示的是屬於第一類採用pn接面隔離技術的雙極性工藝積體電路的剖面圖，VNPN是縱向NPN（Vertical NPN），LPNP是橫向PNP（Lateral PNP），n+是n型重摻雜擴散區，p+是p型重摻雜擴散區，P-Base是p型基區，PW（P-WELL）是p型井，NW（N-WELL）是深n型井，NBL（N type Buried Layer）是n型埋層，P-sub（P-substrate）是p型基板，N-EPI（N-Epitaxial）是n型磊晶層。

　　由於雙極性工藝製程技術製造流程簡單，製造成本低和成品率高，另外，在電路效能方面，它具有高速度、高轉導、低噪音、高模擬精準度和強電流驅動能力等方面的優勢，一直受到設計人員的青睞。雙極性電晶體是電流控制裝置，而且是兩種載流子（電子和電洞）同時發揮作用，它通常用於電流放大型電路、功率放大型電路和高速電路。它一直在高速電路、模擬電路和功率電路中占主導地位，但是它的缺點是整合度低和功耗大，其縱向（結深、接面深度）尺寸無法跟隨橫向尺寸成比例縮小，所以在VL-SI（超大型積體電路）中受到很大限制。在1960年代之前，積體電路基本上是雙極性工藝積體電路，雙極性工藝積體電路也是史上最早發明的、具有放大功能的積體電路，直到1970年代NMOS和CMOS工藝積體電路開始在邏輯運算領域逐步取代雙極性工藝積體電路的統治地位，但是在模擬裝置和大功率裝置等領域，雙極性積體電路依然占據重要的地位。

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